三大代工厂计划尽快在2nm节点实现背面供电，为更快、更高效的芯片交换、减少路由拥塞和降低多个金属层之间的噪声奠定基础。

使用这种方法的好处是显著的。通过在背面使用稍粗的、电阻较小的线路来输送电力，而不是低效的正面方式，由于电压降较小，功率损失可以减少30%。在典型的高级节点处理器中，电力线可能穿过15层或更多的互连层。这一变化还为信号释放了前端的路由资源，特别是在第一个也是最昂贵的金属层，并且减少了由于有时不可预测的、与工作负载相关的物理影响而大大增加设计复杂性的各种类型的交互。

英特尔可能是第一个采用背面供电的公司，因为它正在努力恢复其在工艺技术方面的领先地位，但三星和台积电将很快跟进。

然而，这不是一个简单的改变。背面供电(BPD)带来了一系列的工艺挑战，包括由于晶圆极度变薄和晶圆背面到正面的粘合而导致的光刻校正，后者每个芯片包含数百万纳米tsv。

尽管如此，背面供电似乎是值得的。“我们学习了很多东西，帮助我们为这一过程铺平了道路。例如，优化如何精确研磨晶圆，这样就不会损坏晶体管本身，”英特尔技术开发副总裁本·塞尔(Ben Sell)说。


背面供电技术有何优势

其一，提供更高效的电源供应。将电源线路放在芯片的背面，可以直接接触散热器或散热片，从而实现更好的散热效果，提高芯片的工作效率和稳定性。其二，更低的温度。在传统的芯片设计中，电源线路一般放在芯片的侧面，这样会产生很大的电流密度，从而导致芯片温度升高。而背面供电技术可以将电源线路放在芯片的背面，从而减少电流密度，降低芯片温度。其三，更灵活的芯片布局。由于电源线路放在芯片的背面，可以避免侧面线路的限制，从而实现更灵活的芯片布局。这样可以更好地满足不同应用场景的需求，提高芯片的适用性和可靠性。

PowerVia技术的稳步推进，也意味着英特尔在Intel 20A工艺节点上取得了阶段性的进展。英特尔技术开发副总裁Ben Sell表示：“英特尔正在积极推进‘4年5个制程节点’计划，并致力于在2030年实现单个封装中集成一万亿个晶体管，PowerVia对这两大目标而言都是重要里程碑。测试结果显示，英特尔已经降低了将背面供电技术用于先进制程节点的风险，有助于将背面供电技术推向市场。”


英特尔技术大招有啥特点？

传统的芯片供电方式，先是通过EUV或浸没式光刻机等精密设备，通过多重曝光、刻蚀等技术形成底层的晶体管（即M0），这也是一个芯片中尺寸最小、结构最复杂的一层，然后在此之上不断通过沉积、刻蚀和CMP等技术一层层搭建出十几层互连金属层，最后通过芯片顶部的金属引脚与外部电路连接，从而形成完整电路，实现芯片的特定功能，这种供电方式也被称为前端供电。

随着逻辑技术的不断进步，所需的互连层数也不断增加。前端供电的缺点在于电源线与信号线均位于芯片同一侧，两条线都须向下穿过15层以上才能到达晶体管，既要争夺宝贵的内部空间，同时也会相互产生电磁干扰，形成IR Drop/Droop效应。以台积电N3为例，由于电源必须穿过15层互连层才能与晶体管连接，其过孔电阻高达560欧，而对比之下采用背面供电后其孔电阻仅为50欧左右，有效降低了功耗：

PowerVia技术作为一种背面供电技术，其将电源线转移至晶圆背面后与晶体管连接，直接为晶体管供电，这种方式不仅解决了芯片尺寸微缩过程中面临的互连瓶颈问题，避免了传统前端供电中负责的连接路径和功耗损失，有助于抵消IR Drop/Droop效应，还提高了芯片的供电效率和稳定性，更简洁的制造工艺也能降低制造成本。

按照英特尔的技术路线图，PowerVia将与RibbonFET一起用于Intel20A和Intel18A节点。之前英特尔基于Intel4工艺，引入PowerVia技术在Meteor Lake平台验证了所谓的Blue Sky Creek芯片，并测试了引入PowerVia技术后的芯片性能。Blue Sky Creek芯片使用了两个E核芯片，每个芯片都具有4个基于Crestmont微架构的高能效内核，用以测试与PowerVia技术相关的良率、背面供电技术的可靠性等性能。

经测试，采用Intel4+PowerVia技术的Blue Sky Creek芯片IR Droop下降了约30%，内核最大频率提高了6%，其芯片缺陷密度与Intel4几乎相同，可靠性与晶体管特性目标也符合英特尔量产所需的预期。按照英特尔计划，Intel20A和Intel18A将于2024年上半年和下半年进入量产。

PowerVia技术的实现与挑战

PowerVia技术的实现主要分四大步骤：一是晶圆制备，需要用高纯度硅材料制备具有良好导电性能的晶圆。二是在其背面制作出电源线，这一过程需要先进制程的支持，确保电源线的精度和稳定性。三是芯片制造，将晶圆翻面后按照我们熟知的光刻、刻蚀和沉积等工艺，制造出具有特定功能的芯片；四是互连后的测试与验证。

当然目前有好几种实现背面供电的技术，比如IMEC的Buried Power Rail，在此不再展开。

值得注意的是，在一些晶体管参数上，引入PowerVia的Intel4相比标准Intel4制程，ccp、鳍高度等参数一致，但M0间距由30nm放宽至36nm，这样便放宽了金属层的厚度。当然在互连层数上，由于在晶圆背面制造电源线新增加了4个背面层，芯片总层数达到18层，相比Intel4制程的15层有所增加：

目前英特尔推进PowerVia技术还存在一些挑战，比如在技术层面如何确保电源线在晶圆背面的稳定性和可靠性、如何解决制造过程中的精度和良率问题仍是其面临的主要技术难题。特别是在测试环节，由于采用PowerVia技术的晶体管层大致位于芯片中间而不是末端，意味着传统的测试工具无法直接戳穿已完成的芯片晶体管层进行测试。此外，虽然PowerVia技术在理论上能够降低制造成本，但在实际应用中，由于需要使用新的制造设备和材料，初期投入成本可能会较高。同时目前PowerVia技术尚未形成统一的行业标准，不同厂商之间的产品可能存在兼容性问题，因此PowerVia技术仍面临标准化和兼容等问题。


三星也有技术披露

根据TheElec和三星在去年超大规模集成（VLSI）研讨会上的演讲报告，与传统的前端供电网络（PDN）相比，新的背面供电网络（BSPDN）方法成功地将所需的晶圆面积减少了14.8%。成功实施后，两个ARM电路的面积分别减少了10.6%和19%，同时布线长度减少了9.2%。

在传统的前端PDN（FSPDN）中，半导体元件必须布置在晶圆的正面，以便提供从电源线到信号线和晶体管的传输。这种配置需要在传输和信号网络之间共享空间和资源，越来越抗的路由以在线路后端堆栈上传输电子，并且可能导致在传输到半导体结构中的接地轨期间的能量损失。

BSPDN 的主要目标是增加单元的功率，这可以改善许多方面的性能。信号长度减少方面得改进得一个很好的例子。缩短信号长度可以实现更好的路由，并且通过电路发出指令时浪费的能量更少。通过缩短信号长度，提高了能源效率。深度复杂的前端信号网络的问题之一是海豚效应，即当信号在信号层上下移动并产生不必要的复杂性时。BSPDN 解决了这个问题。

BSPDN 另一个有趣的方面是小区略有缩小。单元是印刷到晶圆中的晶体管的标准单元，如果您查看以下数据，PowerVia 的单元高度更小，这意味着更好的设计将使晶体管“缩小”。背面接触将把这个提升到一个全新的水平。

BSPDN旨在解决这些架构和供电限制。该方法完全解耦供电和信号网络，并使用晶圆的背面来适应配电。使用晶圆的背面，三星和其他半导体制造商可以通过更短、更宽的线路直接供电，从而提供更小的电阻、更高的供电性能并减少路由拥塞。

虽然从FSPDN到BSPDN的转变听起来很有希望，但仍有一些挑战阻止它成为追求该技术的制造商的标准方法。

三星在研讨会上提出了实施新电力传输模型的最大挑战之一，即与 BSPDN 相关的拉伸强度可能会降低。应用时，BSPDN可以减少拉应力作用和硅通孔电极（TSV），导致与金属层分离。

三星表示，这个问题可以通过降低高度或加宽TSV来解决，但更多在正式宣布解决方案之前，需要进行研究和测试。要成功应用 BSPDN，还需要在信号和电力线连接方面取得更多进步。除了上述之外，还需要在化学机械抛光 (CMP) 技术方面取得进步。当前的 CMP 实施用于从晶圆背面去除 5 至 10 微米的“峰谷”。实施 BSPDN 可能需要一种新的方法来抛光晶圆而不损坏底层功率元件。

三星目前没有概述基于 BSPDN 的架构的正式实施的时间表，但在背面供电领域，另一家制造巨头也已经开始了布局。在 2023 年 VLSI 研讨会上，英特尔展示了制造和测试其背面供电解决方案 PowerVia 的过程，并取得了良好的性能测试结果。英特尔正在大胆下注，在台积电之前采用 PowerVia，通过使用 RibbonFET （他们对 GAA 的改进） 来做到这一点。台积电插入 BSPDN 最晚可能会在 2026 年发生，与此同时英特尔希望2024年推出 PowerVia。