提醒一下，10 埃等于1纳米，因此Imec的路线图包含亚“1 纳米”工艺节点。该路线图概述了标准 FinFET 晶体管将持续到 3nm，然后过渡到新的全栅 (GAA) 纳米片设计，该设计将在 2024 年进入大批量生产。Imec绘制了 2nm和A7（0.7nm）Forksheet设计的路线图，随后分别是A5和A2的CFET 和原子通道等突破性设计。
随着时间的推移，转移到这些较小的节点变得越来越昂贵，并且使用单个大芯片构建单片芯片的标准方法已经让位于小芯片。基于小芯片的设计将各种芯片功能分解为连接在一起的不同芯片，从而使芯片能够作为一个内聚单元发挥作用——尽管需要权衡取舍。
Imec 对 CMOS 2.0 范式的设想包括将芯片分解成更小的部分，将缓存和存储器分成具有不同晶体管的自己的单元，然后以 3D 排列堆叠在其他芯片功能之上。这种方法还将严重依赖背面供电网络 (BPDN)，该网络通过晶体管的背面路由所有电力。
由以上信息可以看出，未来十年小芯片和3D堆叠芯片等技术将是实现1nm甚至更先进工艺的关键技术。
小芯片时代
在湖南开幕的2022世界计算大会上，中国工程院院士卢锡城表示，高性能计算已经成为了热门赛道，国内虽然有许多相关新兴企业，但是拥有有影响力原创技术的初创企业，一家都没有，而全球这样的企业却有1700多家。
高性能计算这条新赛道，竞争之激烈难以想象，我们还出师不利，暂时处于落后地位。再加上美在一旁打压和断供，未来的挑战将会更加严峻。
院士进一步指出，芯片制程已经进入后摩尔时代，像CPU这样的芯片性能提升遇到了很大的瓶颈。过去可能两年就能翻一倍，现在要二十年才有可能。然而这种发展又跟不上高计算的需求，所以新的赛道被开发，也成为了一种必需。
小芯片或将成为未来很长一段时间内的“救命稻草”。所谓小芯片，实际上就是半导体产业先进封装的一个新细分领域，也就是业界现在时常挂在嘴边的“Chiplet”（芯粒）。小芯片本身成本低，性能强，丝毫不逊色于传统芯片。
再者，小芯片还能够通过“组合”，“堆叠”的方式，将几个中等制程工艺的芯片结合在一起，使之具备先进制程工艺芯片的性能。
所以，除了能够应对日益增长的性能需求之外，小芯片也是解决断供危机的可行之道。像是饱受断供困扰的华为，就将大量的研发资源投入了小芯片，希望能够借助小芯片摆脱断供困境。
国产Chiplet背后的五大挑战
尽管争议颇多，但中国已经开始布局和重视Chiplet技术的发展，毕竟美国企业已经跑在了前面。
目前在国内，华为海思半导体是最早研究Chiplet芯片的科技公司之一。后来，包括芯片IP公司芯原股份、长电科技、通富微电、寒武纪等企业都在发力Chiplet技术。据中国证券报统计，A股中布局Chiplet的概念股有8只。
同时，寒武纪第四代Al处理器MLUarch03、壁仞科技通用GPU BR100等一批基于Chiplet技术的国产芯片都已经对外量产或测试使用。
去年12月27日，龙芯中科（688047.SH）宣布完成了一款面向服务器市场的32核CPU处理器“龙芯3D5000”的初样芯片验证。而3D5000就是通过Chiplet技术，把两个3C5000的硅片封装在一起。龙芯预计将在2023年上半年向产业链伙伴提供样片、样机。
不过，虽然上述芯片基本都是国内企业的设计、销售，但是它们依然基于海外的制造和集成工艺，IP（知识产权）也不可避免的用到了美国技术，中国Chiplet产业链国产化率较低。
仅芯片 IP 市场来看，2021年，英国Arm公司和美国Synopsys分别以40.4%、19.7%高市占率稳居全球第一、第二位置，而中国大陆仅有芯原股份以3.3%的全球市占率挤进前十名。
国产化率偏低背后原因，与制造能力和封装技术企业支持力度较弱，部分EDA工具、高性能芯粒间互联接口、测试技术等关键技术空白，以及缺少国内广泛接受的统一Chiplet标准等诸多因素有关。
吴华强表示，国内具备Chiplet的基础能力，但发展问题突出。他提到以下五点问题与挑战：
制造能力同国外还存在差距，先进封装技术水平需要进一步提升；
国内缺少广泛接受的统一Chiplet标准，多种标准分散，不利于形成合力，浪费产业资源；
国内产业链协调联动不够，企业开展Chiplet产品研制需要多方协调，自己弥合产业链，制约了技术创新的快速发展；
Chiplet技术难度高，中小企业面临较高的门槛，既缺少相关经验，又无法独立承担大量的技术攻关，产业生态建设刻不容缓；
部分EDA工具、高性能芯粒间互联接口、测试技术等关键技术存在空白。
一位半导体行业人士对钛媒体App表示，由于Chiplet可以延伸出很多新的封装方案，比如台积电提出的Passive Interposer（2.5D) 以及英特尔提出的Silicon Bridges等，但这些核心技术 IP 并不会销售给中芯国际、长电科技等。因此，一旦国内芯片封装公司想要做Chiplet，就需要大量的投资做研发、做测试验证等，而下游需求订单是否真的存在，依然是一个未知数。
以国内晶圆封装“一哥”长电科技为例。2022年，该公司计划资本开支60亿元，占去年前三季度营收的四分之一左右，其中大部分都是投入包括Chiplet在内的先进封装技术。另外长电还成立了设计服务事业部，去年11月向其全资子公司增资至10亿元，主要为了获得Chiplet设计订单进行协作和服务。但截至目前，长电科技并没有公布相关客户到底有多少、Chiplet市场规模化需求是否存在等。
“Chiplet推动起来的难度主要在于中国企业普遍有技术的不自信。尽管很多企业都加入了英特尔、台积电主导的Ucle联盟，但英特尔并不能把相关技术细节进行公开，尤其中国企业只是标准的贡献者成员（contributor member）。”上述行业人士表示，很多企业在营收面前，都会对Chiplet投入保持谨慎态度。在短期商业需求没那么确定下，大家都质疑Chiplet是否可以全力去投入，还是说只能作为尝试性项目。
吴华强建议，国内需要构建Chiplet产业联盟，形成合力突围，而且要打造Chiplet标准化、产业化、产品化、生态化。
“制定高质量的国内Chiplet技术标准，统一行业接口，扩大共同的芯粒市场；补足、拉通国内产业链条，建设完善的Chiplet产业；支持新商业模式、新业态的发展，打造繁荣活跃的创新环境；以高算力芯片等关键芯片为牵引．依靠市场机制牵引技术应用，加快国内Chiplet芯片产品化；加强国内Chiplet生态建设，包括标准体系建设、产业链动调机制建设、公共技术服务平台建设、开放的IP、芯粒资源池建设、参考流程研发等。”吴华强表示。
堆叠让性能提升更快
随着半导体技术的不断发展，芯片堆叠已经成为了一个备受关注的话题。这种技术可以将多个芯片堆叠在一起，从而提高处理器的性能和功耗控制效果。但是，芯片堆叠技术的发展也存在着一些挑战和难点。比如，如何在实现高性能的同时维持尽可能低的功耗和温度，以及如何确保芯片之间的互联效果等。
在这样的背景下，不同制造厂商也采用了不同的制造工艺和芯片堆叠方式来实现更出色的性能表现。
比如，以三星为例，他们采用了“超级堆叠”（X-Cube）技术。这种技术可以将不同类型的芯片层叠在一起，提高处理器能力的同时减少热效应。目前，三星公司已经推出了基于7nm工艺的Exynos 990处理器，该处理器采用了三星自主研发的超级堆叠技术，实现了更快速的运行和更优秀的功耗控制效果。
另外，英特尔也在芯片堆叠技术方面有所进展。他们采用了一个名为Foveros的堆叠架构，在该架构中，不同的晶体管堆叠在一起来实现更出色的性能。目前，英特尔正在开发基于10nm工艺的Lakefield处理器，该处理器将采用Foveros技术。
而在国内，华为也在芯片堆叠技术方面进行了尝试。他们推出了基于7nm工艺的麒麟970处理器，该处理器采用了一种名为“紧凑型芯片模组”（Compact Chip Module，简称CCM）的芯片堆叠方式。通过这种方式，华为在维持高性能的同时，也能够控制功耗和温度。
然而，对于芯片堆叠技术来说，制造工艺也是非常重要的一环。目前，全球芯片制造厂商已经开始推出3nm、5nm和7nm等先进工艺的芯片。而与此相比，像台积电、三星等公司采用了先进的6nm、5nm 甚至更小的工艺制造芯片，以及使用了更多的层次堆叠技术，从而实现了更出色的性能。
正如业内人士所指出的，芯片堆叠技术只是整个技术发展的一个环节，与制造工艺、设计方案、硬件设计等因素密切相关。目前，全球芯片制造业正处于技术竞争日益激烈的时期，如何通过不断地技术突破和产业协同，才能在芯片堆叠技术等领域中更好地实现“弯道超车”。
总的来说，芯片堆叠技术无疑会为未来的芯片产业发展带来更多的机遇和挑战。只有通过不断技术创新和产业协同，才能保持技术的领先优势，并在这个领域中实现更出色的性能表现。
