随AI 需求全面引爆，台积电启动CoWoS 大扩产计画。

台积电董事长刘德音在今年股东会上表示，最近因为AI需求增加，有很多订单来到台积电，且都需要先进封装，这个需求远大于现在的产能，迫使公司要急遽增加先进封装产能。业界消息指出，台积电于6月底启动第二波追单，推估今年底CoWoS月产能将达到1.2万片，2024年将翻倍成长。

事实上，在CoWoS产能排挤效应下，确实有越来越多大厂提升采用封测厂先进封装方案的意愿，例如NVIDIA培养Amkor为第二供应商，同时因设备交期拉长到6~9个月、产能供不应求，近来不只台积电急于向设备厂追单，封测厂的询问度也爆增，企图要在AI浪潮下提前备妥军备、争抢先机。

市场人士认为，封测厂跟晶圆厂在先进封装市场的定位与优势不同，彼此的合作关系大于竞争，目前包括日月光、Amkor、长电科技等封测大厂早已具备先进封装技术，且因具备技术升级及价格优势，可望成为大厂另一个选择方案。未来随着AI市场大饼快速增胖、先进封装需求喷发，除可抢食到更多客户订单，也有机会进一步扩充产能，对设备业者相当有利。


三星落败也是因为先进封装技术落后

据BusinessKorea报道，英伟达的AI图形处理单元（GPU）占据市场90%以上的份额，目前供不应求，价格飙升。而英伟达用于ChatGPT而闻名的旗舰A100和H100 GPU完全外包给台积电，三星未夺得订单，这得益于台积电名为CoWoS的封装技术。

据悉，在封装过程中，芯片以三维（3D）方式堆叠在单个薄膜中，从而缩短了芯片之间的距离。这使得芯片之间的连接速度更快，从而带来高达50%或更多的巨大性能提升。芯片的堆叠和封装方式对性能产生巨大差异。

台积电于2012年首次引入CoWoS技术，此后不断升级封装技术。除了CoWoS之外，台积电还有其他封装技术。现在，英伟达、苹果和AMD的核心产品都依赖于台积电及其封装技术。6月8日，台积电专门从事高端封装的半导体生产工厂Fab 6开始运营，以满足不断增长的订单需求。

这意味着英伟达可以通过台积电进行封装和代工来获得成品芯片。

而台积电的先进封装技术解释了为什么即使三星电子在2022年领先台积电成功量产3纳米半导体，英伟达和苹果等全球IT巨头仍然希望使用台积电的生产线。目前，所有AI及自动驾驶相关的代工大订单都转到了台积电。


芯片巨头先进封装技术特点

台积电的 CoWoS-R+

正如大家所知道，CoWoS 是一种chip last 封装技术。CoWoS 通常是通过将有源硅dies放置在无源硅中介层之上来完成的，但这非常昂贵。因此，台积电开发了 CoWoS-R，它使用具有 RDL 层的有机基板，这是一种更便宜的技术。CoWoS-R 还没有到产品出货阶段，但有一些产品来了。我们知道的第一款此类产品来自 AMD。坦率地说，这个技术这太神奇了。

台积电并没有止步于 CoWoS R，CoWoS-R+ 在这项技术上不断发展。

要理解的关键概念之一是die-to-die连接的距离。HBM 是目前将AI 和高性能计算的内存带宽提高到合理水平的唯一方法。随着最初的 HBM 以每个pad 1Gbps 的速度出现，现在的HBM2 和 HBM2E 一代迅速增长到 2.4Gbps 和 3.2Gbps。HBM3 将一路达到 6.4Gbps。封装宽度也从 HBM2 的 7.8mm 增长到 HBM2E 的 10mm 到 11mm，这意味着互连长度现在增长到大约 5.5。

简而言之，“线”需要传输更快的数据速率，同时还要走更长的距离。这是非常难以做到的，并且会产生大量噪声，从而降低信号完整性。

另一个问题是，随着摩尔定律的放缓与日益增长的性能需求作斗争，芯片的功率正在爆炸式增长。Nvidia 的 Hopper 已经拥有 700W的功率，但未来封装将激增至千瓦级。HBM3 也比 HBM2E 更耗电。通过封装的更多功率也可能会产生更多噪声，从而降低信号完整性。

台积电开发了一种新的高密度 IPD 来解决这个问题。简而言之，台积电客户可以在 CoWoS R+ 上实现 6.4Gbps HBM3，但在 CoWoS R 上却不行。高密度 IPD 对于增加额外电容以平滑供电很重要。如Graphcore 就是在使用台积电的SoIC混合键合之后，在不大幅提高功耗的情况下，将产品的时钟提升了40%。


英特尔和 CEA-LETI的Collective Die to Wafer混合键合

我们知道，晶圆上芯片（Die on wafer ）的精度远低于晶圆上晶圆（wafer on wafe）键合。它也慢得多。例如，尽管 Besi 声称每小时放置 2,000 个die，即使到了 1 微米的精度，吞吐量仍能降至每小时放置 1,000 个芯片以下。另一方面，晶圆上的晶圆（wafer on wafe）键合也存在许多与无法进行异质集成以及无法在键合步骤之前对die进行bin/test有关的问题。Collective Die to Wafer允许比芯片到晶圆（die to wafer）键合更高的精度和吞吐量，同时还提供test、bin和实现异构集成的能力。

英特尔和 CEA-LETI 将Collective Die to Wafer与自对准技术相结合，实现了 150 纳米的平均未对准（mean misalignment，比die to wafer更准确）并具有更高的吞吐量。自对准技术非常酷。他们利用水滴的毛细作用力在修改后的拾取和放置工具将其快速但不太准确地放置在所需位置后使对齐更加准确。随着水的蒸发，产生直接键合，无需任何其他中间材料。然后，键合晶片进入标准退火步骤，加强键合。

除了水滴沉积（water droplet ）之外，唯一独特的步骤是在粘合部位应用亲水和疏水材料，这可以用纳米覆盖精度进行光刻定义。这不是一个没有问题的过程。有许多与分配水、液滴特性、冷凝和粘合过程有关的问题。英特尔和 CEA-LETI 以 3 个指标展示了结果。Collection Yield是指在die上捕获的水滴。Bonding yield 是指成功键合的dies数量。Alignment yield是指具有亚微米精度的die数量。

他们尝试了各种工艺的矩阵，其最好的方法实现了 98% 的bond yiled和 100% 的其他步骤。总对准精度令人惊叹，所有die的对准精度都低于 1 微米，大多数die的对准精度低于 0.2 微米。英特尔和 CEA-LETI 尝试使用多种不同的die尺寸实现这一点，这个过程在非常高的纵横比die上非常出色，这非常有趣。

三星 Monolithic vs MCM vs 2.5D vs 3D，包括混合键合

三星在面积和功率方面对先进封装的成本进行了非常有趣的研究。他们比较了两种主要的设计类型，一种是带宽受限的 (HPC/AI)，一种是延迟受限的 (CPU)。

用于 HPC 和 AI 的单片 2D 芯片的面积为 450平方毫米。它被切成薄片（sliced up）并使用先进的封装将其粘合在一起。MCM 变体的功耗增加了 2.1%，芯片面积增加了 5.6%。2.5D设计，功率提升1.1%，面积增加2.4%。3D 设计的功率增加了 0.04%，但面积增加了 2.4%。这些结果当然是理想的，在现实世界中，与布局规划和布局问题相关的开销会更多。


SK 海力士 Wafer On Wafer 混合键合 DRAM

SK 海力士介绍了他们对晶圆混合键合工艺的研究。用于先进封装的晶圆键合技术已经非常普遍。它用于索尼、三星和 Omnivison 的 CMOS 图像传感器。YMTC 的XStacking 技术也在 NAND Flash 中使用它。Graphcore 和 TSMC 在他们的 BOW 芯片中也使用了它。SKHynix 也将在其 16 层 HBM堆栈中使用混合键合。SKHynix 没有直接说明产量，但他们似乎非常希望将这项技术商业化。


ASE 共封装光学器件

从技术角度来看，ASE 所展示的并不是那么具有开创性，但对投资者是有影响的。这是因为在过去，主要的 OSAT 都远离光网络产品。在我们看来，这项研究对我们普遍喜欢的像 Fabrinet 这样的公司不利。话虽如此，这只是研究，市场动向更为重要。无论如何，如果 ASE 正在研究这个，他们可能也会试图获得份额。现在来看看 ASE 介绍的内容。

引线键合一直是 100G 一代产品的主要技术，但随着我们过渡到 400G 和 800G 代，它开始成为瓶颈。这是其他公司一段时间以来一直在进行的过渡，例如英特尔和 Fabrinet 已停止将 PIC 和 EIC 与最近几代产品进行引线键合。思科也已经从引线键合转向倒装芯片，今年他们甚至展示了使用 TSV 的 3D 组装，这比 ASE 展示的要先进得多。

ASE 论文总体上讨论了光学制造的独特挑战，包括contamination processes 的差异以及所使用的独特切割和蚀刻技术。晶圆厂后的晶圆工艺也不同，例如凸点下金属化和硅等。还讨论了独特的测试要求。ASE 进入光学制造领域还有很长的路要走，但重要的是要继续关注它们，将其视为电信和数据中心市场光学组装和封装领域潜在的非常有能力和可怕的新进入者。


超薄die的 Xperi Die Handling

在大多数混合键合中，芯片必须非常薄。在即将推出的 16 层 HBM 的情况下，这甚至可以达到 30 微米的数量级，不到人类头发厚度的一半。而硅片非常脆弱，因此无法正常提起。因此，Xperi 展示了使用伯努利夹具（Bernoulli grip ）提起die的研究，该夹具使用具有低静压的高速气流以在没有物理接触的情况下粘附到物体上。然后夹具将die放置到另一个die上，精度为 1 微米或更小。这篇论文有很多关于die翘曲和处理的细节。这里没有什么突破性的东西，但我们只是认为这是处理超薄die的一种很酷的机制。

世界最大的晶圆代工厂中在晶圆对晶圆（wafer-on-wafer ）混合键合工具和工艺流程的重大胜利。虽然我们不知道这项研究是否会商业化，但我们认为这是另一种有趣的晶圆处理技术。晶圆太薄以至于松软，当您将其降低以进行键合时，可能会滞留空气，从而影响产量。Tokyo Electron 提出了一种避免这种情况的方法。这是研究，而不是他们当前键合工具的过程。


索尼领先的 1 微米间距混合键合

索尼继续展示了为什么他们是混合键合领域的领导者。

他们于 2017 年首次在大批量产品中交付该技术。他们目前每年交付数百万个 CMOS 图像传感器，采用 6.3 微米间距混合键合，堆叠 3 个裸片，而其他人的间距和体积要小得多。索尼的产品完全是晶圆对晶圆的混合键合。今年索尼推出了 1 微米间距面对面混合键合和 1.4 微米面对面混合键合。索尼目前使用面对面和面对面的混合键合。

索尼为何在混合键合上如此激进的简短解释是，索尼希望继续分解和堆叠图像传感器像素的功能，以捕捉更多光线，并能够捕捉更多数据并将其转化为实际照片和视频。

他们展示的技术非常有趣。所有混合键合工艺都需要极其平坦的表面，但在 CMP 工艺中铜和 SiO2 会以不同的速率被抛光掉。在大多数工艺中，这意味着铜会被磨掉到比 SiO2 低的水平。这通常称为dishing。这个过程必须精确控制，因为 SiO2 和铜的热膨胀系数也不同。台积电使用的一项技术是使用铜合金代替纯铜来控制凹陷程度并使 CMP 工艺更容易进行。

索尼，因为他们缩小到比行业其他公司小得多的间距，所以提出了相反的策略。在他们的先进方法中，SiO2 比铜被抛光得更远。这需要完全不同的专有 CMP 工艺。

索尼还通过改变 ECD 工艺中的晶粒尺寸实现了对铜的类似控制和突出。

结果令人难以置信。与传统工艺相比，接触电阻提高了多个数量级。这是在 200,000 个菊花链（daisy chained） Cu-Cu 连接上进行测试的。这些是 1 微米面对面键合的结果，但 1.4 微米面对面粘合也显示出令人印象深刻的结果。

AMD Zen 3 上的 V-Cache SoIC 混合键合

AMD 重申了很多东西，但也有一些新东西。此外需要提醒一下的是，AMD 的 V-Cache 混合键合和elevated扇出桥的首席工程师离开了 AMD ，加盟了微软。我们对微软芯片的未来感到兴奋，因为他们已经从整个行业招聘了大量人才。

v-cache 的物理结构非常有趣。AMD 和 TSMC 不仅是 CPU CCD 小芯片，顶部还有 SRAM 小芯片和支持小芯片，而且还在整个组件的顶部有最后的第 5 块支持硅片。这种结构由IBM 的 Tom Wassick独立证实。

起初，这似乎是在浪费额外的硅，但这样做是因为台积电的混合键合工艺需要减薄的裸片。需要最后一块支撑硅片来为没有混合键合 SRAM 的标准 CCD 提供最终的芯片组件刚度和等效高度。

AMD 指的是将用于 Ponte Vecchio GPU 和 Meteor Lake CPU 的 Foveros。AMD 声称，由于 TSV 和接触电容/电感更低，互连能效提高了 3 倍，互连密度提高了 16 倍，信号/电源完整性也更好。奇怪的是，他们使用 9 微米间距作为比较。这是一个不诚实的比较，因为TechInsights发现 V-Cache 的生产版本是在 17 微米间距上完成的。这种音调上的放松会减少所呈现的一些优势。


国内企业封测实力

回顾国内芯片行业发展历史，国产厂商也是最早从封测产业起步。

发展近40年后，封测环节已成为国内半导体产业中国产替代程度最高、最具竞争力的环节，国内封测厂商也在全球半导体测试市场中占据主导地位。

据中国半导体行业协会统计以及Frost&Sullivan数据，2021年，中国封测产业市场规模为2763亿元。预计到2025年，国内封测产业市场规模有望达到3551.9亿元，约占全球市场75.61%。

近年，随着摩尔定律持续推进引发的经济和性价比效益下滑，叠加5G、物联网和人工智能等新兴趋势的共同推动下，以3D、SiP、Chiplet等为代表的先进封装技术发展快速，先进封装技术在整个封装市场的占比也正加速提升。先进封装趋势下，哪些本土封测企业更具硬实力？


1、长电科技

全球封测行业龙头，成立于1972年，主营集成电路和分立器件的封装、测试，及分立器件相关芯片设计、制造等业务，是排名全球第三、国内第一的OSAT（外包半导体封装和测试）厂商。

据官网，公司第一条集成电路自动化产线于1989年投产；1994年，公司设立封装测试服务。随后数年，其持续内生成长+外延并购。在封测领域，公司2021年全球市占率达10.82%。

其中，公司核心封装技术主要包括2.5D/3D集成、晶圆级封装（WLP）、晶片级封装（WL-CSP）、系统级封装（SiP）、堆叠封装（PoP）和倒装封装（Flip Chip）技术等，技术覆盖面可追平全球龙头日月光集团。

2、晶方科技

全球TSV-CIS封测龙头，主要从事传感器领域的封装测试服务等业务，封装产品主要有影像传感器芯片、MEMS芯片、生物身份识别芯片等，可广泛应用于3D传感、手机、身份识别、安防监控、汽车电子等电子等下游领域。（TSV，硅通孔技术）

据官网，公司成立于2005年，通过引进吸收以色列晶圆级封装技术，并加以研发创新，公司发展为全球12英寸晶圆级芯片尺寸封装技术的开发者。2014年，通过收购半导体存储器专业封测厂智瑞达电子，公司掌握了LGA、BGA、SIP模组等多项封装技术和模组制造能力。

而通过将吸收引进的封装技术与原有先进封装技术的融合，公司率先推出了国际领先的传感器扇出型系统级（FO-SiP）封装技术。

当前，经过十余年在新技术创新研发方面的投入推进，公司已掌握了TSV封装、FO-SiP封装、2.5D/3D封装、WLCSP封装等多项先进封装技术，是中国大陆第一家、全球第二大可以为影像传感芯片提供晶圆片级芯片规模封装（WLCSP）量产服务的专业封测服务商。


3、通富微电

全球半导体封测龙头，成立于1997年，专注从事集成电路封装测试业务，主要产品和技术被广泛应用于物联网、汽车电子、高端处理器芯片、存储器、信息终端、功率模块等多个领域，是国内排名第二，全球排名第五的封测厂商。

据官网，公司在封测技术上布局全面。早期以传统封装技术为主，2009年即在国内首次成功开发并量产出球栅阵列封装（BGA）产品。2010-2015年，公司又陆续开发出晶圆片级芯片规模封装（WLCSP）封测技术，晶圆片级BUMP封测技术并建成生产线，实现技术产业化 。

当前，公司已掌握了QFN、SO、Bumping、2.5D/3D、WLCSP、BGA、FC、SiP等多项处于行业或世界先进水平的传统和先进封测技术，可为客户提供多样化的Chiplet封装解决方案。


4、华天科技

全球领先的半导体封测企业，成立于2003年，主营半导体集成电路、半导体元器件的封装测试等业务，具备从封装设计、封装仿真到基板封装、晶圆级封装、晶圆测试及物流配送等一站式服务能力，是国内排名第三、全球排名第六大封测厂商。

据官网，发展初期，公司以DIP、SOP、SSOP、QFP、SOT等传统封装形式为主，后通过不断布局拓展，其前瞻性地布局了PGA、BGA、CSP、MCM等高端封装技术。


5、华润微

国内半导体IDM龙头，主营功率半导体、智能传感器和智能控制产品的设计、生产与销售，以及晶圆制造、封装测试、掩模制造服务等两大板块业务，是国内领先的少数具备芯片设计、晶圆制造、封装测试等全产业链一体化经营能力的半导体企业。

公司重视先进封装技术的开发与创新，在原有技术基础上，先后开发出了50μm12英寸晶圆减薄划片工艺、铝带和铜片夹扣键合工艺、高密度金丝/铜丝键合工艺、FC工艺、多层封装工艺等新型封装技术，可为客户提供高可靠性、高密度和小型化、薄型化的封装服务。

此外，公司旗下还拥有半导体封装测试代工平台——ATBG，可专注于为国内外无芯片制造工厂的半导体公司提供各种封装测试代工业务，当前主要业务种类有半导体晶圆测试（CP），大功率模块封装（IPM），功率器件封装（FLIPCHIP工艺）和先进面板封装（PLP）等。