Silicon Box 由美国芯片制造商 Marvell (MRVL.O)的创始人Sehat Sutardja 和妻子戴伟立(Weili Dai) 以及现任首席执行官 BJ Han（ Han Byung Joon）创建。
Silicon Box 专注于“Chiplet”，即小芯粒，它们的大小可以是一粒沙子，并通过称为先进封装的工艺组合在一起，这是一种将小型半导体绑定在一起形成一个处理器的经济高效的方式，该处理器可以为从数据中心到家用电器的一切。
近年来，随着芯片制造成本飙升，全球芯片行业越来越多地接受这项技术，以将晶体管做得小到足以用原子数量来衡量。
该公司首席执行官BJ Han告诉路透社，甚至在工厂开业之前，“客户就已经在排队了”，人工智能公司推动了需求。他表示，Silicon Box 正在洽谈向加拿大人工智能初创公司Tenstorrent 供货。
“这个新设施已做好准备，可以解决小芯片采用的独特挑战，这对于满足新兴技术的市场需求至关重要。我们专有的互连技术不仅可以缩短芯片的设计周期，还可以降低新设备成本，降低功耗并帮助人工智能、数据中心和电动汽车等行业合作伙伴更快地将产品推向市场。” Silicon Box 首席执行官 BJ Han解释道。
他进一步指出，Silicon Box 凭借其专有的制造方法，以较低的成本和功耗提供设计灵活性和卓越的电气性能。他们使用5 微米以下的技术开发了最短的互连，为半导体设计周期树立了新标准。这意味着该行业可以在整个半导体价值链中有效扩展基于Chiplet的解决方案。
为什么我们需要芯粒
随着芯片性能的不断提高，计算机不断释放出更深远的用途。今天，我们可以使用计算机在几分钟内分析一个人的整个基因组，远程驾驶车辆，或者立即在我们的移动设备上调用所有世界历史。
但是，对世界上生成的所有数据进行处理和采取行动并不总是高效或尽可能有效。人工智能基础模型和大型语言模型 (LLM)的潜力是巨大的，但它们需要比我们今天所习惯的更多的计算能力来训练和运行，并且需要更多的内存访问。当代人工智能模型拥有数百万或数十亿个参数，需要比 SOC 所能容纳的更多的存储空间，但还需要快速访问内存以快速做出推理。在芯粒系统中，完全有可能拥有处理单元、人工智能加速器和内存堆栈，几乎就像它们都在同一芯片上一样进行通信和共享数据。
将内存转移到芯粒架构中，使其堆叠得更靠近处理器，有助于解决更大的人工智能任务，而且还可能带来巨大的环境效益。IBM 研究院全球半导体研究和奥尔巴尼运营部副总裁 Huiming Bu 表示，计算机芯片消耗的功率超过 50% 来自芯片周围水平移动的数据。“使用芯粒，您可以将内存移近处理单元，从而节省能源，”他补充道。据估计，训练一个人工智能模型所排放的碳相当于五辆汽车一生所排放的碳量。当在数据中心规模部署时，可以在单个芯粒模块上收集到的任何能源效率都可能产生巨大影响。
芯粒模型还有其他几个潜在优势。即使使用尖端技术，您也不一定需要该技术的功能来实现您计划构建的系统中的每个功能。例如，如果您正在开发的系统需要世界上最高性能的 AI 推理处理器，但并不担心图形性能，并且认为标准 I/O 连接就足够了，那么您可以将资金主要花在您特别需要的资源上，而不是 SOC 上，SOC 可能具有您所需的功能，但对于您的特定任务不使用的组件来说成本高昂。
Bu 表示，在大规模生产芯粒时，单次生产的产量比更大、更复杂的芯片架构要高得多。对于希望使用大量特定类型资源的组织来说，chiplet 结构可能很有价值。它还为更多的小公司和研究机构打开了大门，让他们能够出于同样的原因测试最新技术：团队可以将资金花在他们需要的最高性能芯粒上，而不是投资昂贵的 SOC，并在其模块或设备的其他方面依赖更加商品化的技术。
Chiplet 还可以帮助缩小谁获得技术的一些差距。传统上，最新的小工具和硬件首先由较富裕的国家及其公司购买，因为他们更容易负担得起。随着时间的推移或规模经济的发展，曾经尖端的技术变得司空见惯，并且对世界其他地方来说更便宜。借助芯粒结构，更多地点和行业可以以更低的财务障碍获得更新的技术。鉴于芯粒内目标功能的产量更高，可能会出现更小的设施来为芯粒的新市场提供服务，从而有可能扩大芯片制造研究的公平性和获取更新技术的机会。
芯片厂商纷纷涌入chiplet赛道
一些芯片制造商已经开始利用自己的硬件设计制造芯粒以供专有用途，分解其组件并对其进行扩展，以适应客户特定需求的服务器或计算机产品。但开放式芯粒生态系统的概念还处于早期阶段。
为了确保来自不同制造商的芯粒能够协同工作，设备的连接方式必须标准化。这意味着芯粒之间的物理连接必须标准化——例如兼容的信号电平、电压和数据传输速率——而且数字兼容性方面也必须标准化，例如总线中的通道数量、用于纠错的编码子层，甚至两个设备如何知道自动连接和交换数据。
这些行业芯粒标准仍在制定中，但有两个主要竞争者：通用芯粒互连高速 (UCIe) 联盟和开放计算项目中描述性命名的电线束规范。IBM通信电路和系统研究高级经理 Daniel Friedman 表示，IBM 研究人员参与了这两项计划。
但Friedman表示，研究人员并没有等待规范完全敲定，而是开始根据两个小组的发展方向探索芯粒 I/O 的各种设计。无论哪种标准最终成为行业首选，最终插入的系统中的每个芯粒都需要像单个 SoC 的一部分一样运行，并且在理想的情况下，将提供与 SOC 实现类似水平的延迟、数据传输和可靠性。为了确保 IBM 在标准达成一致后立即准备好构建芯粒，研究人员现在就需要参与其中。目前正在进行的一些早期工作是在未来潜在的芯粒封装解决方案的背景下找出信号映射策略。
有多种方法可以解决异构集成问题，例如将芯粒堆叠在一起，或者通过提供支持设备之间密集电气通信的方法的设备或封装将它们连接在一起。这种堆叠方法称为 3D 集成，需要在材料和设计方面对芯片的制造方式进行创新。3D 集成需要硅通孔 (TSV) 或穿过每个芯粒的硅以将其与其上方的硅连接的电气连接。奥尔巴尼的IBM研究人员正在开发下一代技术，以在芯粒中推进这一概念，这些芯粒可以相互堆叠，超越目前的可用选项。与传统 SoC 解决方案相比，这些集成进步将提供更高的性能，并在更小的封装中降低能耗。考虑到下一代 TSV 高带宽功能层和多芯片模块集成的额外复杂性，这种设计方法的生产成本可能更高。
国产Chiplet已实现4nm
国内一直在努力研发Chiplet技术，想要用14nm或28nm的工艺，实现7nm，甚至5nm的性能，为此还推出了一个属于自己的Chiplet标准。
之前，已经有两大封装巨头，传出了好消息，先是长电科技，实现了4nm Chiplet的封装技术。后来通富微电也表示，自己拥有chiplet封装技术了。
而上半年，国内首款基于Chiplet（芯粒）技术的AI芯片“启明930”已经正式亮相。这款芯片由北极雄芯开发出来的，采用12nm工艺，而中央控制芯粒采用的是RISC-V CPU核心。
而通过Chiplet技术，可搭载多个功能型芯粒，做到算力拓展，从而提供8~20TOPS（INT8）稠密算力来适应不同场景，就像搭积木一样，能灵活组合和配置。
按照业内人士的预计，采用Chiplet技术进行算力拓展后，虽然是12nm工艺的芯片，但其算力，其实已经与7nm工艺差不多了，甚至有可能会更高。
相比于Chiplet的封装，这个芯片的发展应该更有象征意义，意味着在Chiplet技术方面，我们确实有了一定的实力和基础。
当然，总体来看，目前在Chiplet技术上面，我们还只是走出了第一步，接下来Chiplet技术还面临着来自多个方面的挑战。在设计、制造、封装等各个环节都还需要努力，而在应用层面，就更加需要加强了，毕竟任何芯片制造出来后，重点是使用，仅停留在实验室的芯片是没有价值的。
