2023 年，生成式AI如同当红炸子鸡，吸引着全球的目光。

当前，围绕这一领域的竞争愈发白热化，全球陷入百模大战，并朝着千模大战奋进。

大模型应用需要处理大规模的数据，以OpenAI的ChatGPT从第一代大约50亿个参数，发展到GPT4.0大约将超过 1T 的参数，对算力的高需求不必多说。

在这场潮流中，AI芯片成为支撑引擎，为大模型应用提供强有力的支持。

在人工智能领域，大模型应用的兴起，让芯片的发展来到了一个新高度。蓬勃发展的大模型应用所带来的特殊性需求，正推动芯片设计行业迈向新纪元。众多顶级的半导体厂商纷纷为大模型应用而专门构建AI芯片，其高算力、高带宽、动辄千亿的晶体管数量成为大芯片的标配。

逐渐的，先进封装技术如 CoWoS 成为 GPU 的主流选择，先进封装技术与 HBM（HBM 作为一种高性能内存解决方案被各大芯片厂商广泛的应用）是一对无法忽视的组合，通过多芯片堆叠提高了芯片之间的通信速度和能效，为大模型应用提供强有力的支持。


芯片设计的要求越来越高

当然，芯片设计行业的挑战并不仅限于大模型应用的迅速发展：

智能手机、物联网设备、自动驾驶汽车等应用市场的发展，各个领域对芯片的要求越来越高，因此，半导体设计和制造商必须利用更精密和复杂的设计方法来满足这些新的需求。

正如在消费电子领域，许多移动和手持设备对低功耗的要求十分迫切。为了实现低功耗设计目标，芯片设计商不得不采用先进的低功耗技术，包括电源关断技术（PSO）、多供电电压（MSV）以及动态电压频率缩放（DVFS）等技术。

随着晶体管数量的急剧攀升与设计师面临的验证场景越加丰富；特别是Chiplet技术的火热也让芯片设计复杂度，迈向新高峰。

Chiplet技术被认为是后摩尔时代继续提高算力密度的重要技术之一，也获得了大模型AI芯片的青睐。

Chiplet技术将芯片分割成更小的模块，使得芯片可以采用异构设计，即不同的模块可以由不同制造商提供，这为芯片设计带来更大的灵活性和创新空间（更有甚者认为：Chiplet 技术正在改变半导体行业，其应用前景潜力无限）。

根据研究机构 Omdia 报告，2024 年采用Chiplet 的处理器芯片的全球市场规模将达 58 亿美元，到 2035 年将达到 570 亿美元。

但也由于Chiplet的发展刚起步不久，其还面临着非常多的挑战，就以其堆叠的设计问题而言：电路设计和协议标准可谓之相辅相成。

Chiplet之间的通信虽然可以依靠传统的高速Serdes电路来解决，甚至能完整复用PCIe这类成熟协议；但这些协议主要用于解决芯片间甚至板卡间的通信，在Chiplet之间通信用会造成面积和功耗的浪费。

其次，通信协议是决定Chiplet能否“复用”的前提条件。如：Intel公司推出了AIB协议、TSMC和Arm合作推出LIPINCON协议，但在目前Chiplet仍是头部半导体公司才会采用的技术，这些厂商缺乏与别的Chiplet互联互通的动力。（如：UCIe联盟的诞生，或许可以实现了通信协议的统一，IP公司就有可能实现从“卖IP”到“卖Chiplet”的转型）。

需要特别注意的是：Chiplet理念下的芯片设计新思路也是设计方法学在芯片设计上体现的一种。

要让基于Chiplet的设计方法从“可用”变为“好用”，或许仍需一个相对成熟且完整的设计流程，以及研制配套的设计辅助工具。

Chiplet：从制造到封装

当下Chiplet无论是从设计还是制造，以及标准化上都拥有了较为成熟的生态，从这些生态中我们也可以看出为何越来越多的SoC选择Chiplet设计。


EDA与IP

要说Chiplet生态除了造福下游一众初创半导体企业外，也带动了EDA与IP厂商的创新和发展，甚至说他们是直接受益人也不为过。从IP厂商来说的话，目前被Chiplet生态中利用最多的莫过于接口IP的Chiplet，比如新思等IP厂商的产品。同时，类似以太网等接口IP往往无需用到最先进的工艺，很适合用于节省芯片整体成本。

像Blue Cheetah这样的IP厂商，也推出了为Chiplet定制的D2D互联IP方案BlueLynx，支持到5nm、7nm、12nm和16nm的工艺节点，且不少Tier1和初创企业都将该方案用于其数据中心、网络和AI芯片中。

至于相关通用计算类IP在公开Chiplet化的进度上仍较为落后，毕竟这类IP往往是各大厂商最强竞争力的体现。拥有足够优秀IP的厂商往往会选择自研产品，而不是拿出来供市场公开重复利用。但RISC-V架构下的IP厂商倒是对此更加开放，而Arm也有心将其用于特定的应用中去，比如服务器CPU。

而EDA厂商目前对Chiplet生态的参与度也相当高，包括新思、Cadence这些本身就有IP业务的厂商在内，本身就有着全流程的EDA工具，自然也都早早参与到Chiplet生态的建设中来。与此同时，多个Chiplet设计的分层测试、诊断维护以及全面检测功能也属于EDA厂商的重心，毕竟这对于制造难易程度和长期系统可靠性来说至关重要。

而国产EDA厂商在Chiplet设计上的进度就有些慢了，目前绝大多数国产EDA厂商并没有提供Chiplet对应的方案，已知开始Chiplet相关技术研发的公司包括华大九天、合见工软等厂商，考虑到国内EDA厂商对这类先进封装方案的研究尚处于开始阶段，也需要更多的时间积累才有概率赶上国际大厂。


制造与封装

同样在半导体制造端，绝大多数厂商都已经开启了Chiplet的进程，出货量也在逐渐上升，对于他们来说对Chiplet的支持反而会给他们带来更多的订单。以台积电为例，Chiplet对于他们来说就是一个与3D堆叠技术完美结合的方案。

为此，台积电于去年在其OIP合作伙伴生态下，成立了新的3DFabric联盟，拉拢EDA/IP、DCA/VCA、内存、OAST、基板与测试厂商，一同推进Chiplet生态的发展。像AMD这样的厂商，早就和台积电合作打造了基于3D Chiplet技术的CPU和APU产品。

除了3DFabric的3D堆叠和先进封装技术外，台积电还和EDA厂商合作打造了3Dblox这一标准，用于统一设计工具的工作流，让客户在台积电的平台上进行3D Chiplet IC设计时，拥有更高的灵活度和易用性。

与此同时，Chiplet为封装厂商创造了更多的机会，即便是初创企业也都有机会参与到最先进的半导体制造流程中来。今年年初，长电科技宣布其XDFOI Chiplet高密度多维异构集成系列工艺已经进入稳定量产阶段，且同步实现国际客户4nm节点的多芯片系统集成封装产品出货，最大可实现1500mm2的系统级封装面积。


联盟与规范

当然了，作为力求席卷行业的一个技术，即便是不开源，也需要有一定的标准规范，比如上文中台积电联合EDA厂商推出的3Dblox。同时也需要行业个体和组织共同推动，比如UCIe联盟。UCIe联盟作为成立尚不足两年的Chiplet标准联盟，已经吸引了一大批巨头和初创企业的加入。

在第一版UCIe 1.0规范中，联盟定义了die-to-die I/O的物理层和协议，同时还有利用另外两大行业标准PCIe和CXL的软件栈模型。不过第一版仅仅只针对的是2D和2.5D的芯片封装，并没有对一些3D die-to-die 技术提供定义，毕竟这类3D封装技术还是仅限于部分先进制造厂商，且技术路线各有不同，但UCIe联盟仍在进行相关的努力。

不过即便是只有2D和2.5D封装，UCIe也展现出了可观的带宽性能，根据今年ISC2023上公布的数据，2D封装下的Chiplet可以实现4通道73GB/s的带宽，而2.5D封装下的Chiplet可以实现32通道630GB/s的带宽。这样的密度意味着其能效要远远大于标准的PCIe 5.0板载连接。

近日，UCIe联盟也终于发布了1.1版本的新规范，为Chiplet生态系统又带来了一些改进，尤其是针对汽车行业。比如预测性失效分析和健康度检测等，都是汽车这类高可靠性应用中的关键特性。同时，1.1版本还引入了新的凸点图降低了封装成本。相信随着UCIe规范的发展，以及越来越多的公司加入这一联盟，过去的共享IP池也能逐渐变为未来的共享Chiplet池。

国内企业的机遇

Chiplet发展的过程中，产业里面会有不同的公司从芯粒设计、标准开发、封装技术等角度参与进来，最终需要真正解决下游商业痛点问题，又能兼顾性能、成本等各方面因素，自然就成为了行业标准。

而在这个过程中，也给国内企业带来了新的发展机遇，近年来也有厂商在此展开动作。

比如：芯动科技推出了国产自主标准的INNOLINK Chiplet IP和HBM2E等高性能计算平台技术，支持高性能CPU/GPUINPU芯片和服务器；为了让IP更具象、更灵活的被应用在Chiplet里面，芯原提出了IP as a Chip (laaC) 的理念，旨在以Chiplet实现特殊功能IP从软到硬的"即插即用”，降低较大规模芯片的设计时间和风险。

此外，早在2020年北极雄芯即与国内上下游共同发起了“中国Chiplet产业联盟”，联盟在2023年初推出了基于国产封装供应链优化的《芯粒互联接口标准》，旨在为GPU、AI、大型SoC等高性能异构集成芯片提供高性能、低成本的互联方案，目前首个接口已经回片测试成功。

对于国内企业应该如何更好地参与Chiplet产业生态，北极雄芯认为，国内企业应基于国内较大的市场需求，立足于“自主可控”供应链的Chiplet商业落地模式更加符合现实客观环境。在产业上下游共同推动国内Chiplet产业生态的建立，而在这个链条中Chiplet芯片设计公司的作用至关重要。设计公司最贴近下游客户的需求，能够综合考虑下游场景的性能、功耗、成本敏感度等因素，准确的定义各类“芯粒”产品，从而反过来与上游IP厂商、晶圆厂商、封装厂商、基板厂商共同推动供应链迭代升级，实现“自主可控”的国内Chiplet产业生态，更具有现实意义。

据Gartner数据统计，基于Chiplet的半导体器件销售收入在2020年仅为33亿美元， 2022年已超过100亿美元，预计2023年将超过250亿美元，2024年将达到505亿美元，复合年增长率高达98%，市场空间巨大。

基于Chiplet的异构集成芯片技术代表了“后摩尔时代”复杂芯片设计的研制方向。Chiplet这种将芯片性能与工艺制程相对解耦的技术为集成电路技术的发展开辟了一个新的发展路径。