在刚刚落下帷幕的2023年IEEE国际电子器件会议（IEDM2023）上，台积电、三星和英特尔各自秀出了在下一代晶体管结构领域的尖端技术。图中这款被称为“互补场效应晶体管（CFET）”的晶体管结构，被视为1nm以下制程的关键要素，是继FinFET和GAA之后的新一代的晶体管技术。它的出现，将为半导体行业带来哪些不一样的图景？

CFET推动摩尔定律的发展

CFET不是一个晶圆的集成方案，却是摩尔定律的推动者。CFET的强大之处在于将nFET折叠在pFET之上，这样就充分利用了器件3D的微缩的潜力。究其发展的历史，Finfet是业界芯片主流，但是5nm节点处，FinFET架构需要进一步演化，以提供更好的静电控制和驱动电流。于是演化出GAAFET及CFET。GAA全环栅晶体管，将Finfet工艺中立体的晶体管平面放置，用纳米片代替鳍状的栅门，形成全部包围的晶体管集成。“其中栅极从各个侧面接触晶体管形成沟道实现进一步微缩，比起Finfet仅3面被栅极包围可进一步增强栅极沟道的控制能力，更好减少静息功耗，增进功率，减少芯片面积，降低制作成本”，但是即便通过调整纳米片可以调整芯片大小且更好实现进一步微缩，实现技术革新。但是3nm节点处，GAAFET依然受限。互补式CFET被推出。

CFET架构（PMOS和NMOS器件垂直堆叠并由同一控制栅极控制）可以减少42%-50%面积，提升7%性能。它的出现为1nm提供了可能。国内的异质CFET[1]是超越英特尔公司的3D堆叠GAA n/p-Si纳米带CMOS的，是包含SOI基pFET和MoS2基nFET。操作上是结合晶圆级绝缘体上硅和二硫化钼。技术能抑制短沟道效应，降低寄生电容，具有好的兼容性兼容阈值和硅。MoS2二硫化钼nFET测试了迁移良率和CFET在4英寸制造工艺的制造潜力。

这种3D堆叠异质CFET通过nFET和pFET的沟道和栅极形成的3D堆叠结构，集成密度显著提高。其中使用到的CFET反相器的表现也很出色，使用的超低电源电压也与成熟的Si CMOS技术中的创纪录低水平相当。SOI技术和可控厚度的晶圆级转移MoS2已经成熟，适合大面积集成，它的低热预算转移工艺，与现代工艺完全兼容。CMOS有其局限性，尤其是在驱动能力上，驱动能力弱降低电路集成密度。在传统的Si-CMOS中，通常在nFET和pFET中要使用不同的金属栅极材料去优化驱动和电流，这需要多次光刻和复杂工艺。异质CFET（SOI-MoS2 CFET）可以优化这问题，然而考虑到带隙、迁移率和MoS2晶体管的缩放能力的匹配，Si-Mos2是先进技术节点最有吸引力的解决方案之一。此外nFET和pFET中的不同金属栅极可以通过具有单个光刻步骤的3D堆叠工艺方便地形成。

三大家集体公布CFET相关技术进展

基于此，先进制程的三大头部玩家台积电、三星、英特尔都在密切关注CFET相关技术。

台积电指出，CFET晶体管现已在台积电实验室中进行性能、效率和密度测试，并已经实现了48nm的栅极间距。此外，台积电还介绍了在CFET晶体管方面独特的设计和制造方法：在顶部和底部器件之间形成介电层以保持它们的隔离，这种设计可以减少漏电和功耗。为了进一步实现更好的性能和更高的集成度，台积电在其CFET晶体管工艺中，尝试将纳米片中硅和硅锗的交替层进一步隔离。例如，台积电通过特定的蚀刻方法去除纳米片中的硅锗材料，从而释放硅纳米线。为了能将纳米片中硅和硅锗的交替层进一步隔离，台积电使用了锗含量异常高的硅锗。这种材料比其他SiGe层蚀刻得更快，因此可以在释放硅纳米线之前构建隔离层。

三星将CFET晶体管结构称为3DSFET，目前的栅极间距为45/48nm。在技术创新方面，三星实现了对堆叠式pFET（P沟道场效应管）和nFET（n沟道场效应管）器件的源极和漏极进行有效的电气隔离。这种隔离可以有效地减少漏电流，提高器件性能和可靠性。此外，三星还通过将湿化学物质的刻蚀步骤替换为新型干法刻蚀，以此让芯片中CFET器件的良率显著提升。

英特尔展示了将CFET晶体管结构与背面供电技术相结合的新技术，并利用该技术实现了60nm的栅极间距。英特尔表示，此次在CFET方面的创新之处，在于将PMOS（P型金属氧化物半导体）和NMOS（N型金属氧化物半导体）结合在了一起，使得开关速度和驱动能力具有互补性，从而提升了晶体管的整体性能。将PMOS和NMOS与其PowerVia背面供电器件触点相结合，以此更好地控制电流的流动，提高电源效率。

虽然，三家均未透露将在具体哪个制程节点中采用该晶体管结构，但公开资料显示，台积电或将在其2032年量产的A5工艺中，采用CFET架构。


复旦大学研发出异质CFET技术

复旦大学研究团队：周鹏教授、包文中研究员及万景研究员，创新地提出了硅基二维异质集成叠层晶体管。该技术将新型二维原子晶体引入传统的硅基芯片制造流程，绕过EUV光刻工艺，实现了晶圆级异质CFET技术。

该团队利用硅基集成电路的成熟后端工艺，将二硫化钼(MoS2)三维堆叠在传统的硅基芯片上，形成p型硅-n型二硫化钼的异质互补CFET结构。结果证明，在相同的工艺节点下实现了器件集成密度翻倍，并获得了卓越的电学性能。

简单来说，就是该团队研发出的异质CFET技术，是设计了一种晶圆级硅基二维互补叠层晶体管，不需要用到EUV，也可以实现晶体管密度翻倍。

随着芯片工艺制程不断进步，就需要尺寸更小、功能更强大的晶体管，同时，会让制程微缩到一定程度，原本的晶体管技术就会出现静电、漏电问题。因此，晶体管技术也随着工艺迭代加快升级，而升级的重点在于提升静电性能、控制漏电流。

比如，22nm工艺之后，FinFET取代MOSFE工艺，3nm工艺时代，GAAFET取代FinFET工艺，再先进的工艺（比如2nm以下），CFET将取代GAAFET工艺。因此，CFET是GAAFET工艺的迭代技术，也称之为全硅基CFET技术。

这对于国内自主发展新型集成电路技术具有重要意义。毕竟，在中企无法获得先进的EUV光刻机下，该技术给予了另一种可行性研究方向。如果一旦成功应用，那么将会绕过EUV光刻机的问题，制造出更先进的芯片。

以及CFET属于下一代晶体管技术，是未来发展的重点，该技术的研发有利于我们取得先机。特别是在关键技术专利方面，先取得更多的研究成果与专利，对于后期芯片制程的发展是更有利的。