芯片行业的三巨头——英特尔、三星和台积电——正在“认真”研究一种新的 3D 器件架构，该架构有望解决当今最先进的纳米片技术持续存在的缩放问题。

CMOS 总监 Naoto Horiguchi 表示，三大芯片制造商首次在上个月的国际电子器件会议 (IEDM) 的一场会议上发表演讲，暗示他们将在十年内实现互补场效应晶体管 (CFET) 架构的商业化全球研发组织imec的设备计划。

“所有的巨头——英特尔、三星、台积电——都展示了他们的最新成果，”Naoto Horiguchi说。“这是‘三巨头’第一次在一次会议上公布结果。”

在 CFET 时代到来之前，该行业将经历三代纳米片架构以及 SRAM 等已经停止缩小尺寸的 CMOS 组件的相关问题。2016 年左右开发了 CFET 概念的imec 表示，缩小规模的停滞将迫使高性能计算芯片的设计者分解 SRAM 等 CMOS 功能，并采用将旧技术节点和小芯片拼接在一起的解决方法。

“一些传统技术，如模拟或 I/O 可能必须通过不同的方案进行集成，”Horiguchi 补充道。“一个例子是使用小芯片技术集成模拟或 I/O。至少部分逻辑和 SRAM 可以通过使用 CFET 架构进行扩展。这是我们目前的期望。”


减缓制程微缩

IMEC 预计，到 2032 年，工艺节点缩小的速度将会放缓，迫使人们更加依赖小芯片和先进封装的混合搭配使用，以及那些不断缩小尺寸的高性能逻辑组件。

“仅使用纳米片来缩放 CMOS 器件是非常困难的，”Horiguchi 说。“借助 CFET，我们可以认真地继续器件扩展，然后当然可以将其与小芯片和先进封装等其他技术相结合，以提高芯片性能。CFET 正在为连续器件扩展开辟一条道路。这就是 CFET 的卖点。”

Imec 预计 CFET 的器件架构将在 2032 年左右超越 1 纳米节点。三星将在 2022年率先在 3 纳米节点引入纳米片/栅极架构。台积电表示，台积电将于 2025 年推出带有 2 纳米节点的纳米片。

Horiguchi 指出，接触多晶间距 (CPP)（从一个晶体管栅极到下一个晶体管栅极的距离）是CMOS 器件缩放的关键指标。

“主要参与者的 CPP 为 48-45 nm。它接近 CFET 产品的目标尺寸，”他说。“为了实现向更小尺寸的重大转变，[英特尔、三星和台积电]必须进行多项工艺创新、工艺改进等。他们不会谈论这些工艺创新，但如果没有这一进展，他们可能无法制造出这样的设备。”

Horiguchi 表示，这三个芯片制造商可能已将 CFET 开发从实验室转移到接近行业标准的中试线上。

上个月，英特尔表示，它在 PMOS（P 沟道金属氧化物半导体）晶体管上的 3D 堆叠 NMOS（N 沟道金属氧化物半导体）方面取得了独特的突破，并结合了背面功率和背面接触，以最大限度地提高面积和功率交付效率。

在 CFET 架构中，NMOS 和 PMOS 器件相互堆叠。

台积电器件架构开拓总监 Szuya Liao 在总结台积电的工作时表示，该公司已经达到了 48 纳米 CPP 的标准，Horiguchi 称这是一个关键门槛。

“通过在 NMOS/PMOS FET 之间引入关键的垂直隔离以及在栅极和源极/漏极之间引入适当的内部间隔物，我们的垂直堆叠 nFET-on-pFET 纳米片晶体管的存活率超过 90%，并表现出高通态电流和低泄漏，实现健康的六个数量级的开/关电流比，”她说。

Liao 表示，通过垂直堆叠 n 型和 p 型 FET，占地面积可以减少一半，晶体管数量可以增加一倍。

“这就像通过在与一个单层单元相同的占地面积上建造两栋联排别墅来增加城市密度，”廖说。

三星没有回应置评请求。


3D芯片堆叠

通过堆叠芯片（在本例中称为小芯片（Chiplet））来增加可以挤入给定区域的晶体管数量，这既是硅的现在，也是未来。一般来说，制造商正在努力增加芯片之间的垂直连接的密度。但也有一些并发症。

一是改变了芯片互连子集的布局。从 2024 年末开始，芯片制造商将开始在硅下方构建电力传输互连，而将数据互连留在上方。这种被称为“背面供电”的方案会带来芯片公司正在研究的各种后果。看来英特尔将在本届的IEDM讨论背面电源对 3D 设备的影响。IMEC 将研究称为系统技术协同优化 (STCO)的 3D 芯片设计理念的影响。（这个想法是，未来的处理器将被分解为基本功能，每个功能都将位于其自己的小芯片上，这些小芯片将采用适合该工作的完美技术制成，然后这些小芯片将被重新组装成一个系统使用 3D 堆叠和其他先进封装技术。）同时，台积电将解决 3D 芯片堆叠中长期存在的问题——如何从组合芯片中排出热量。

顾名思义，所谓3D芯片堆叠，是将一个完整的计算机芯片（例如 DRAM）放置在另一个芯片（CPU）之上。结果，电路板上原本相距几厘米的两个芯片现在相距不到一毫米。这降低了功耗（通过铜线传输数据是一件很麻烦的事情），并且还大大提高了带宽。

IEEE也表示，当前每一代处理器的性能都需要比上一代更好，从最基本的角度来说，这意味着将更多的逻辑集成到硅片上。但存在两个问题：一是我们缩小晶体管及其组成的逻辑和存储块的能力正在放缓。另一个是芯片已经达到了尺寸极限，因为光刻工具只能在约 850 平方毫米的区域上形成图案。

为了解决这些问题，几年来，片上系统开发人员已经开始将其更大的设计分解为更小的小芯片，并将它们在同一封装内连接在一起，以有效增加硅面积等优势。在 CPU 中，这些链接大多是所谓的 2.5D，其中小芯片彼此相邻设置，并使用短而密集的互连进行连接。既然大多数主要制造商已经就 2.5D 小芯片到小芯片通信标准达成一致，这种类型的集成的势头可能只会增长。

但要像在同一芯片上一样传输真正大量的数据，您需要更短、更密集的连接，而这只能通过将一个芯片堆叠在另一个芯片上来实现。面对面连接两个芯片意味着每平方毫米要建立数千个连接。这也催生了3D芯片堆叠。

Synopsys在一篇博客文章中指出，堆叠芯片之间的数据传输通过集成在底部芯片中的 TSV 进行。这些 TSV 是垂直运行的物理柱，由铜等导电材料制成。将堆叠芯片粘合到单个封装中而不是 PCB 上的多个封装中，可将 I/O 密度提高 100 倍。采用最新技术，每比特传输能量可降低至 30 倍。

至于背面供电，按照IEEE所说，向数十亿个晶体管提供电流正迅速成为高性能 SoC 设计的主要瓶颈之一。随着晶体管不断变得越来越小，为晶体管提供电流的互连线必须排列得更紧密、更精细，这会增加电阻并消耗功率。这种情况不能再继续下去：如果电子进出芯片上的设备的方式没有发生重大变化，我们将晶体管制造得再小也无济于事。

在当今的处理器中，信号和功率都从上方到达硅[浅灰色]。新技术将分离这些功能，从而节省电力并为信号路线腾出更多空间[右]。

幸运的是，我们有一个有前途的解决方案：我们可以使用长期以来被忽视的硅的一面。

为了从 SoC 获取电源和信号，我们通常将最上层金属（距离晶体管最远）连接到芯片封装中的焊球（也称为凸点）。因此，为了让电子到达任何晶体管以完成有用的工作，它们必须穿过 10 到 20 层越来越窄和曲折的金属，直到它们最终能够挤到最后一层局部导线。这种分配电力的方式从根本上来说是有损耗的。于是，我们利用晶体管下方的“空”硅，这正是imec开创的一种称为“埋入式电源轨”或 BPR 的制造概念。该技术在晶体管下方而不是上方建立电源连接，目的是创建更粗、电阻更小的电源轨，并为晶体管层上方的信号承载互连释放空间。


AI芯片性能再度提高

据报道，慕尼黑工业大学（TUM）的Hussam Amrouch教授领导的研究团队开发出了一种可用于人工智能的架构，其功能是同类内存计算方法的两倍。据称，创新的新型芯片技术集成了数据存储和处理功能，大大提高了效率和性能。这些芯片受到人脑的启发，预计将在三到五年内上市，需要跨学科合作才能达到行业安全标准。

据悉，Amrouch团队利用被称为铁电场效应晶体管（FeFET）的特殊电路应用了一种新的计算模式。几年内，这可能会被证明适用于生成式人工智能、深度学习算法和机器人应用。

实际上，他们的基本理念很简单：以前的芯片只在晶体管上进行计算，而现在它们也是数据存储的位置。这样既省时又省力。Amrouch说：“因此，芯片的性能也得到了提升。”

随着人类需求的不断提高，未来的芯片必须比以前的更快、更高效。因此，它们不能迅速升温。如果它们要支持诸如无人机飞行时的实时计算等应用，这是必不可少的。

“像这样的任务对计算机来说是极其复杂和耗能的，”研究人员说。

对芯片的这些关键要求可以用数学参数TOPS/W来概括：“每秒每瓦特的太赫兹运算量”。这可以看作是未来芯片的重要技术指标：当提供一瓦（W）功率时，处理器每秒（S）能执行多少万亿次运算（TOP）。

这款新型人工智能芯片可提供885 TOPS/W。这使得它比同类人工智能芯片（包括三星公司的MRAM芯片）的功能强大一倍。而目前普遍使用的CMOS（互补金属氧化物半导体）芯片的运行速度在10-20 TOPS/W之间。

具体而言，研究人员从人类那里借鉴了现代芯片架构的原理。Amrouch说：“在大脑中，神经元负责处理信号，而突触则能够记住这些信息，他描述了人类如何能够学习和回忆复杂的相互关系。”

为此，芯片使用了"铁电"（FeFET）晶体管。这种电子开关具有特殊的附加特性（施加电压时极性反转），即使在切断电源的情况下也能存储信息。此外，它们还能保证在晶体管内同时存储和处理数据。

Amrouch认为：“现在，我们可以构建高效的芯片组，用于深度学习、生成式人工智能或机器人等应用，例如，在这些应用中，数据必须在生成的地方进行处理。”