台积电下半年5nm接单满载，优化版4nm明年进入量产，已获苹果、高通、联发科、博通、英特尔等大厂采用，但3nm推进面临芯片设计复杂度及晶圆代工成本大幅拉高等问题，关键在于新款极紫外光（EUV）曝光机采购金额创新高，产出吞吐量（throughput）提升速度放缓，恐将导致3nm晶圆代工价格逼近3万美元。

由于3nm晶圆代工价格过高恐影响客户制程微缩速度，为了在明年之后加速客户5nm产品线转换至3nm，并维持先进制程依循摩尔定律推进轨道，设备业界透露，台积电将启动EUV持续改善计划（Continuous Improvement Plan，CIP），希望在略为增加芯片尺寸的同时，减少先进制程EUV光罩使用道数，以降低3nm「曲高和寡」问题。

台积电近几年扩大采购EUV曝光机，下半年5nm产能全开，包括苹果A15应用处理器及M1X／M2计算机处理器、联发科及高通新款5G手机芯片、AMD Zen 4架构计算机及服务器处理器等将陆续导入量产。台积电为了维持技术领先，由5nm优化后的4nm将在明年进入量产，全新3nm也将在明年下半年导入量产，然而客户端对于延长使用4nm或采用全新3nm态度摇摆，关键差别在于EUV光罩层数多寡决定了晶圆代工价格高低。

业者分析，EUV曝光机价格愈来愈高，下半年即将推出的NXE：3600D价格高达1.4～1.5亿美元，产出吞吐量每小时可达160片12吋晶圆，与上代机型相较增加幅度不大。而由制程上来看，4nm主要是以5nm进行优化，EUV光罩层大约在14层以内，但3nm预计将采用25层EUV光罩层，所以3nm晶圆代工价格恐怕上看3万美元，并不是所有客户都愿意买单。为了降低客户产品线由5nm向3nm推进速度放缓的疑虑，台积电启动EUV CIP计划改善制程，希望透过减少EUV光罩层使用道数及相关材料，例如将3nm的25层EUV光罩层减少至20层。设备业者指出，虽然芯片尺寸将因此略为增加，但若计划成功可以有效降低生产成本及晶圆价格，加快客户产品线转向3nm。

分析：有助提高自由现金流量

台积电今后三年的1,000亿美元资本支出，有80％将用于扩充先进制程产能，而随着台积电先进制程向3nm及2nm发展，又以极紫外光（EUV）产能建置将占千亿美元预算的最大比重。因此，若能透过EUV CIP计划，减少EUV采购量，将有助台积提高自由现金流量。

台积电要在5nm及更先进制程维持领先，近年来积极买进EUV曝光机并维持产能优势。根据台积电于日前召开的技术论坛中指出，EUV曝光机累计装机数量到2020年已占全球总机台数量的50％，2020年为止采用台积电EUV技术生产的晶圆，占累计EUV曝光晶圆数的65％。

随着台积电Fab 18厂第五期至第八期的3nm产能在未来2～3年逐步完成建置并进入量产，以及美国亚利桑那州12吋厂第一期在2024年后进入量产，采用台积电EUV技术曝光的晶圆数将呈现等比级数成长，坐稳全球拥有最大EUV产能的半导体厂宝座，但也得付出庞大的投资成本。

然而EUV曝光机持续推陈出新，不仅耗电量大得惊人，产出吞吐量（throughput）仍有很大的改善空间。况且， 先进制程投资金额愈来愈高，能够支付如此庞大晶圆代工费用的半导体厂已经没有几家，虽然台积电现在有苹果、NVIDIA、AMD、高通、联发科、英特尔、博通、迈威尔（Marvell）、赛灵思（Xilinx）等大客户采用先进制程，但随着三星晶圆代工积极扩产，英特尔加驾先进制程产能投资，台积电面临的竞争压力将愈来愈大。

对台积电而言，EUV产能建置完成后最怕的就是客户订单量能不如预期，产能利用率过低将造成毛利率下滑压力。因此，此次启动EUV CIP计划，若能有效减少3nm晶圆EUV光罩层数，在达成同样产出量情况下将有助于减少EUV曝光机采购量，若每年减少1～2台EUV机台采购，资本支出也可降低3亿美元，对于提高台积电自由现金流量、降低折旧摊提费用增加幅度等都将有明显帮助。